Mit der Zynq UltraScale+ Produktpalette hat Xilinx eine neue Generation an SoCs mit integriertem FPGA und ARM CPUs eingeführt. Im Vergleich zu den bisherigen Zynq-7000 SoCs sind die neuen Zynq UltraScale+ mit wesentlich Leistungsstärkeren FPGAs und performanteren CPUs erhältlich. Der Zugewinn an FPGA-Ressourcen lässt sich für eine beschleunigte Datenverarbeitung durch erhöhte Parallelisierung nutzen. Unser eigener Stereovision IP-Core, welcher in unserem SP1 Stereovision-System steckt, lässt sich leicht konfigurieren um die zusätzlichen FPGA-Ressourcen für eine noch effizientere Bildverarbeitung zu nutzen. Daher war es für uns selbstverständlich, dass wir diese neue Chipgeneration als einer der ersten unterstützen werden.
Mit dem heute veröffentlichten Release unseres Stereovision-IP Cores ist die Unterstützung für Zynq UltraScale+ nun offiziell verfügbar. Unsere Bildverarbeitung hat nahezu keine Änderungen erfordert um die Möglichkeiten der Zynq UltraScale+ SoCs voll auszureizen. Umfassende Änderungen waren jedoch an den Schnittstellen nötig, um eine einfache Integration mit dem Zynq Processing-System zu ermöglichen. Die neue Zynq-Generation setzt nun für Speicherzugriffe das AXI4-Protokoll anstelle des bisherigen AXI3-Protokolls ein. AXI4 unterstützt größere Burst-Größen und -Längen, für einen effizienteren Datentransfer. Außerdem wurde die Adressbreite von 32 Bit auf 49 Bit erhöht. All diese Änderungen sind nun im aktualisierten IP-Core verfügbar, welcher auch weiterhin die bisherige Zynq-7000 SoCs unterstützen wird.
Details zu allen Änderungen finden Sie im aktualisierten Datenblatt.